Aula 5.1: Porta or (ou) em Verilog #LTCode

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Aula 5.1 - Código de uma porta or em Verilog HDL

Este artigo faz parte do projeto #LTCode

Na primeira aula dessa série de aulas você aprendeu toda a base para compreender códigos em Verilog HDL e rodar os códigos, se ainda não leu clique aqui e confira.

Continuando, o código abaixo representa um modelo comportamental em Verilog de uma porta OR (OU):

module porta_ou (out,a,b); //cabeçalho, sim precisa de um ";" aqui.
input a, b; //definição das entradas
output out; //definição da saída
assign out = a|b; //out recebe o resultado da operação lógica "a OR b"
endmodule //indica fechamento de module

Em vermelho no cabeçalho acima, temos o nome do projeto "porta_ou" e em verde entre parênteses temos variáveis de saída "out" e de entradas "a" e "b". Note que para fazer uma atribuição no caso "out=a|b" é necessário utilizar o comando "assign", por conta disso o receptor, no exemplo "out" não pode ser do tipo "reg".

Vale lembrar que o código acima está trabalhando apenas com entrada e saída de dados de 1 bit.

A ilustração do código desta aula de um circuito de uma porta_ou é demonstrado na figura abaixo:

>> Próxima aula, clique aqui.

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Aula 5.1 - Código de uma porta or em Verilog HDL
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